bfet_diode_ota: 

当bat小于3.5V时，环路稳定性没有了，拉不到0V，需要做一个低压的时候保证拉到0V的电路吗

答：不需要。要理解ideal diode的意义，最低也只能拉到比powermos低一个0.7V，此时体二极管会通。理解为什么不直接用

一个diode？？

版图方面 3201 core_ibat_buff

1、vout_pad走线会走很远，造成的影响是寄生电阻大了，那寄生电阻大了会有什么影响吗，输入已经接了一个２ｋ电阻

２、不要想着哪里离得远和近行不行，分析思路是离得远和近有什么影响，是寄生变大了吗，那寄生变大会有什么影响

３、classab 的NMOS输入如果离得太远有什么影响吗，这个点是主极点的位置，主极点本来就很慢，会有噪声的影响吗

4、产生classab偏置的被修调电阻穿过有什么影响吗，修调是一次性的，而且这些点都是dc应该还好，但是要加dummy

dB和倍数的换算：倍数=10^(dB数/20)

一些常见的换算：1dB=1.1倍；2dB=1.25倍；3dB=1.4倍；6dB=2倍；10dB=3倍；20dB=10倍；30dB=30倍；

dB相加等于倍数相乘

-6dB就是1/2即0.5倍

core_bgp: 围环的问题；bjt和native管用一个NBL围起来，nbl接avdd，外部的psub要接进来首先要经过nbl，内部的sub接到外面是通过sealring，metal连接，而sub上有很大的电阻，相当于经过了RC，再围一个agnd和nbl的avdd就平衡了电子和空穴，bjt直接做再psub上的话，就一起抬了，不过电流都是走VBE，不走VCE，所以影响应该也比较小，围不了就不围了

native一般都是全开的，掺杂非常低，sub有点影响都会很多，一般不放到模块的边缘，都是放到模块中间围一个大的nbl

关于bfet_batpd：做一个固定下拉的电流源处理，需要考虑接到pad的管子的耐压问题，要设计的时候就要想清楚耐压的问题，选型，

因为用了一个高压管隔开了，那么管子的漏极电压就是avdd-vgs，该支路电流（avdd-vgs）/R，要综合衡量电阻和管子的过电流能力（10mA），做钳位用的高压管也有过电流能力的需求，根据规格书要求要走10mA电流需要很大尺寸的管子，让系统测试是否在低压的时候允许电流变小

关于bfet_diode_cmp开关逻辑部分：

1、vsys真的低于vbat-30mV才开启，而不是低了十几mV就开启了，等效于真的抽重载再开启

2、tran仿真，分析diode_ota里面限制速度的点和初始态的点是否准确

版图core_ilim:

比较器输出是噪声线，比较器输入的信号尽量从左右两侧走线，做不到的话就拉开间距，并且加屏蔽线，rc后的无法避免

WPE效应：有效阱边缘3.5um

数字和模拟的尽量分开

输入ilim信号，尽量往四处走线，不要来回走

了解ESD rule：需要做特殊处理的东西，pad to pad 打ESD的时候

latchup rule sab

测试bfet的下管导通阻抗：在batdrv的

SOA仿真：会报过流和过压，c_soa，电阻过流会报该错误，mos管也同理，看.scs的计算公式，Jmax是电流密度

ota问题：1、浮动电流源的NMOS在调整阶段关死了，由于第一级增益太低，从cmp送过来的被衰减了，导致运放出错，失去调整的功能；用一个比较器在关断阶段开启，但是会翻来翻去，还没有等到bfetdrv反应过来，

撤载的时候：如果bfet没有往上调整存在的问题是什么呢？

debug过程：分析

关于共轭极点

关于batocp精度的问题：

关于osc模块rnwell电阻围环的问题，如果是用三端器件，rnwell外面要接P型，那和接在psub也一样

迟滞电压的考虑：加多少迟滞电压，迟滞的作用是什么， 迟滞加了反方向会变成振荡器

仿真工具报错：symbol在搭建时就要把avdd和agnd放好，不要搞混，接反了会报dc converge的错误

spice仿真精度选择最高的，all spice options-RUNLVL选择5

debug过压的问题：1.在低功耗模式下，vsys就不会跳变了，但是跳变的是vbat，也就是突然插电池的瞬间，bat从2跳到24V的话，batdrv也会突然上跳，考虑到大电容（20p）耦合问题会很严重，voutnet耦合到3.8V，导致diode-clamp二极管导通，会将电流灌到avdd，导致avdd抬高。检查跟不上变化的节点：vsys-10v的相关节点

avdd抬高的值可以计算出来：IR，如果avdd是强源就没关系

考虑该情况出现的场景：vin不在时突然插电池的fullyon下拉，该场景下avdd应该也还没有建立好，抬了就抬了没关系

vin存在的时候，avdd已经建立好，突然插电池的时候，此时环路是开启的，开启环路就不会出现电容左边电压被耦合抬高的现象