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日志

PLL的PSS Pnoise仿真问题

已有 503 次阅读| 2023-3-14 09:36 |系统分类:芯片设计

不知道为什么我的分频器电路用veriloga替换后想仿真整个PLL的pss 直接提示不支持行为级模型，想要验证整个PLL的相位噪声，如果用晶体管级的MMD仿真很久就直接error了，还请大神指点一二，是否能直接仿真整个PLL电路的噪声呢

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