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SystemC的一些注意点

已有 2054 次阅读| 2015-1-10 21:10 |个人分类:Design Verification

1、注意和verilog/SV的一个很大的不同的语法就是case语句，记得在需要的时候加上
      break。
2、SystemC中对signal的write函数相当于verilog中的非阻塞赋值，在使用的时候需要
      注意。
3、当一个变量只在其中一个process中使用时，声明成一个普通的变量即可；当一个变
      量在两个或者多个process中共享的时候，记得使用request-update机制的
      channel。