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amodaman 2025-1-10 10:04
因为从命令行启动的RVE并没有建立与Cadence的Layout Editor之间的socket 通信管道。
Williams00 2025-1-10 00:02
大佬您好 请教一个问题 我这边用脚本跑完DRC 自动调用RVE查看结果 不能highlight到layout上面 这个怎样才能和virtuous联动起来呢？
Yuki_IC 2024-12-14 14:21
大佬，请问下您有空的话可以解答我有关全差分运放环路PM相较于开环PM下降的问题吗
https://bbs.eetop.cn/thread-980993-1-1.html
shen0119 2024-7-31 16:57
大佬，你有空吗？帮我看看开关电容共模反馈
https://bbs.eetop.cn/thread-973519-1-1.html
慕容包皮 2024-6-24 14:27
amodaman: 帖子在哪儿啊？
https://bbs.eetop.cn/thread-882467-2-15.html
慕容包皮 2024-6-21 14:37
大佬，想问一下关于有个帖子里面ViaDefName赋值的问题，您有解决吗，因为我这边也一直在尝试改via的层次，但是这个参数无法赋值，另外我用CC的时候TCL也没法改孔的名字，还请您有空帮我解答
高猛高 2023-7-27 19:35
大佬你好，请问下鼠标中键有个重复上一次操作的快捷键，怎么关闭它？
amodaman 2023-3-9 15:35
这要怎么看啊，ERC说你没接，就是没接。
yanjunfan 2023-3-9 15:20
大大能帮忙看下我最新的帖子的问题吗
wensji 2021-5-7 16:15
大佬，我想问一下关于高带宽，高摆幅的运放结构，是全差分的，-3db带宽大概为100~200MHz.增益的话70db就可以，摆幅的话是全摆幅，现在我打算用增益自举的折叠式运放，增益，带宽满足，但摆幅不够，我想的是在后面加一级共源级，但共模反馈又不好弄，大佬 ，有推荐的论文结构，或者说运放的结构.
wxy2007 2020-9-3 09:31
好的，感谢感谢
amodaman 2020-9-2 18:53
是的
wxy2007 2020-9-2 17:55
感谢回复，所以您的意思是说，当我在做瞬态仿真时，不会因为仿真时间的长短而去考虑设置seed值的大与小，任何一个seed值都应该要能满足SPEC的吗？
amodaman 2020-8-31 22:16
你要是对随机函数的原理有了解就会知道这其中的原因了。 首先，计算机不是一个随机的东西，相同的输入条件反复运行，一定是出来相同的结果，要不然问题就大了。所以计算机要产生随机数，是一个假随机，即所谓的pseudorandom, 其随机性大小取决于在多大的范围内不会表现出可重复的规律性。如果输入相同的seed, 那么就应该产生相同的随机序列。这也是蒙地卡罗实验需要随机性的同时，也需要做到可跟踪行的地方。seed值不在乎是多少，等于多少都无关紧要，重要的是一样还是不一样。我每次重复运行蒙地卡罗仿真， 只要seed是一样的，出来 ... ...
wxy2007 2020-8-29 11:28
Patrick，想请教个问题，verilogA中的$rdist_normal(seed, mean,standard_deviation)，这个函数中，seed值的设置会对结果产生什么预期的、影响？我以在VCO的verilogA model中，加jitter为例：尝试改变了seed值，会得到不同的VCO输出，我该怎么确定我用的seed值是合理的？
qishaofeng 2019-5-21 08:21
amodaman: 在做什么创业？
和一家日本芯片公司在中国成立合资公司，代理日本公司的产品，并且合作开发新产品。
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