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私信图床-在由schematic生成symbol时，如何将symbol框与pin之间的连线，自动设置为短 ... 2023-11-25
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The SKILL Path——cadence配置文件的目录顺序 2018-11-23
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IC2019 2025-1-15 14:58
yanpflove: 能
你的qq或wx多少，我加你好友
IC2019 2025-1-14 17:31
模拟的ip能从 cdl 转到schematic吗
rick223 2024-12-24 17:54
在layout区看到的最好的答主。
lht1021 2024-9-28 08:51
请教，PDK中器件是subckt，导入时MR、NF、W、L都不识别。 .SUBCKT AT GND IPN SUB VDD Vref *.PININFO GND:I SUB:I Vref:I IPN:B VDD:B XXM11 net39 net24 net28 VDD p50_dnw_4t_ckt MR=1 NF=1 L=500n W=300n XMM20 net36 net36 GND GND NeTt_15 NeTt_16 n50_dnw_ckt W=12u L=6E-06 NF=1 MR=2 .ENDS 提示： CDF parameter not found for 'MR'. User property will be cretated                 Created propName='MR'; propType='float'; propVal='1'. ... ...
JC_09 2024-4-10 17:01
老师您好！可以请教一下您CDL 和 SPICE 的关系吗？
ppwwyy 2024-3-20 12:57
请问目前您在南京还有招人的计划吗？
121082320 2024-2-22 11:20
hello,SOS 安装成功了吗？谢谢
jsicycy 2023-4-20 14:59
你好能否请教一下DNWELL工艺中离子注定是怎么一个流程
烧饼 2022-12-12 20:34
您好，我想问下版图工程师在南京的话，薪资待遇如何？
ganyaofh 2022-2-9 11:28
yanpflove : 1，这个问题里最重要的是：电路设计师给的标注，如果不明白，最应该最直接最简单的处理途径，是和设计师沟通！！！ 2，该问题请以你的电路设计师说的为准，以下 ... 谢谢大佬，大概意思就是ESD设计需要把cell的漏端给设计得离栅端远很多，那请问我可以用电路里面对应地cell layout（比如电路里是pmos是p25）我自己再建个调用工艺库里的这个cell把它打散再拉一下漏端那块地距离是不是可行的这样子 ... ...
ganyaofh 2022-1-26 17:42
大佬您好请问一下ESD在版图（HLMC55nm）设计时需要画的时候和其他有什么不同的地方，电路里面标注了“MOS Drain in ESD LAYOUT”,网上找了好久也没看到有说的
thekingbox12 2021-6-8 16:51
你好 现在在学习脚本 我想请教下如何学习 或者有没有比较推荐的资料啊 谢谢 刚开始 不知道如何下手
cl12121 2021-1-13 13:53
LVS时提示问题IC5141/tools/diff/bin/64bit/si.exe:error while loading shared libraries:lobg2c.so.0:wrong ELF class:ELFCLASS32。我理解的就是32位虚拟机不能兼容不能使用这个si.exe，从哪里可以设置这个使用32位的si.exe?这个si.exe是什么文件
note30933 2019-9-5 14:23
能力有限
账户已登录 2019-4-29 16:07
忘记问了，最近有空翻起来才想起来请教一下，您写的那个CheckLib.il要怎么用啊
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